芯片叠加技术
芯片叠加技术相邻SiP解决方案看起来很象以前的微型多芯片模块，但原始单芯片性能的提高要求增加子芯片。SiP中芯片堆叠的想法最初来自于缩小整体封装尺寸的要求。可以将数码相机当作近来同时要求高性能和小尺寸的典型应用例子。目前流行的数码相机通常具有500万像素传感器，但几年前典型的传感器只有100万像素，也即这几年来要求的性能提高了五倍，同时要求降低所需功耗，确保目前数字相机有更长的电池寿命。为了满足这些看似矛盾的要求，许多公司开发出了芯片叠加(CoC)技术。采用这种技术后，在逻辑和存储器芯片之间不再采用金线连接，而是采用凸块连接方式。
由于逻辑芯片和存储器之间没有金线连接，因此信号数据传输速度能够变得更快。CoC方法也能降低功耗，并具有专用I/O缓冲。一般的双倍数据速率存储器总线上每个信号管脚焊点要求2.5V信号摆幅、50mA最大电流和125mW最大功率。当使用专用I/O缓冲时，与传统130nm供电电压相同的1.2V信号摆幅将成为合适的选择。
由于I/O缓冲负载只是点到点连接，因此可能只使用十分之一的电流。最终，工作频率可以提高五倍，电压降低一半，电流降到十分之一，功耗只有四分之一。另外一个额外好处是芯片尺寸将变得更小。
随着用于逻辑芯片的新一代晶圆工艺的发展以及对更多存储容量需求的增长，存储器芯片尺寸看起来将超过逻辑芯片尺寸。这意味着将没有裸露的焊点区域可以用来建立外部管脚用的连接。超先进电子技术协会(ASAET)定义的三维通孔堆叠结构可以解决这个问题。由于采用这种技术后会使逻辑芯片和堆叠存储器芯片在三维通孔基底中建立很短的连接路径，因此即使小型逻辑芯片也能够在不降低信号完整性的前提下处理很大的存储容量。
这一领域的开发工作才刚刚展开，新方法和新技术层出不穷。例如，设计师可以选择与存储器芯片一样大小的逻辑芯片，并使用三维通孔基底将它与存储器芯片堆叠在一起。通过这样重复逻辑芯片和堆叠存储器芯片结构，设计师最终可以创建一个具有"巨大存储容量"的SiP。
SiP解决方案有多种形式，包括旨在缩小外形尺寸的堆叠式芯片结构，适合I/O端接功能芯片的相邻解决方案，适合低功耗高频率工作的CoC以及用于大容量存储器的三维通孔堆叠式结构。
过去，SiP的主要优势在于很短的开发交付时间，但最近的可行性研究表明，SiP还能提供与SoC相似的性能。另外，SiP允许不同晶圆工艺的芯片存在于同一解决方案中，因此使得SiP不仅只是一种封装，而且是一个真正的系统。
这是个好东西啊，但不知实际效果如何？ 难道就是现在的多核技术的应用，并行计算的思想 应该不错……
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